两管尺寸相同时，上升延迟时间比下降 延迟时间长，这是因为电子迁移率大于 孔穴迁移率的原因。 若要求tr=tf，则要求n=p 即：

　　• 从上式看，f增大使级数N减小，使总延迟时间及每一 级的延迟时间也相应增大，可以证明当f=e≈2.7时， 速度最快，反相器链的总延迟时间最小。 证明：由T=N× f  t pd ，得 N  T f  t pd 则：与上式比较得

　　• 问题：一个门驱动非常大的负载时，会引起延 迟的增大。由于外部电容比芯片内部标准门栅 电容可能要大几个数量级。要想在允许的门延 W   K ( ，即 ) 迟时间内驱动大电容负载，只有提高 L 增大W，将使栅面积LW增大，管子的输入电 容（即栅电容）Cg也随之增大，它相对于前一 级又是一个大电容负载。如何解决这一问题呢？ • Mead和Conway论证了用逐级放大反相器构成 的驱动电路可有效地解决驱动大电容负载问题

　　式中：r为单位长度电阻，c为单位长度电容。 通常信号在连线上的传播延迟时间可以用下式 估算： rcl 2

　　其中：l为连线长度，由于 tl  l 2 ，l在连线延迟中 起主要作用。为了减小延迟时间，可行的策略 是在连线中加若干个Buffer。

　　为了减小寄生电容，要求线宽越细越好。但是， 金属在传递电流时，电流密度有一定的限制。 如果电流过大，而超过导体的域值Jth，会使导 体内产生电迁移现象，导致电路失效。 Al的Jth一般为0.8-1.0 mA/μ m² 例如：Al的最小线μ m，Al的厚 度约为1μ m，Al的横截面积为7.5μ m²。 取：Jth=1mA/μ m²，则：导线mA的电 流。如果电路实际工作电流大于此电流值，就 需要增加金属线宽，以防止电迁移现象出现

　　• 逐级放大方法：为了保证输出低电平Vol 不变，而维持标准反相器的 不变的条件 下，逐级放大驱动管和负载管的宽长比， 使每级放大的比例因子f相等。

　　1、静态功耗 CMOS在静态时，P、N管只有一个导通。由于没有Vdd到 GND的直流通路，所以CMOS静态功耗应当等于零。但在 实际当中，由于扩散区和衬底形成的PN结上存在反向漏 电流： AqDn ni2 

　　A：PN结面积， Dn：电子扩散系数 Ln：电子扩散浓度， n i：本征载流子浓度 静态功耗：

　　• 经过N级放大后，则总延迟时间为：T=N× ， f称为几何放大因子。 • 在实际的电路设计中，如何确定放大器的级数？ 可以分两步进行： （1）根据设计要求：tr、tf及CL，计算末级MOS管 的尺寸。 （2）按照设计的优化准则：速度、功耗、面积等， 计算出所需级数及每级MOS管的尺寸。

　　1、下降时间： 设：输入波形为理想脉冲 Cl上的电压从0.9Vdd下降到Vdd-Vtn过程中，N管工作在 饱和区 Cl上的电压从Vdd-Vtn下降到0.1Vdd过程中，N管工作在 线性区 根据放电电流的瞬态方程：

　　• 一般长连线、压焊块及芯片外负载电容 值远远大于标准反相器的栅电容值。因 此，当驱动这些大电容时，需要设计专 门的驱动电路。

　　CMOS电路的功耗主要由两部分组成： 1、静态功耗：由反向漏电流造成的功耗。 2、动态功耗：由CMOS开关的瞬态电流和负 载电容的充放电造成的功耗。 在功耗设计中主要考虑三个因素：一是 线宽过细引起的导体的电迁移现象；二 是散热问题；三是供电问题。

　　2、动态功耗 （1）假设输入波形为 理想的阶跃波形， CMOS 电 路 在 “ 0 ” 和“1”的转换过程 中，P、N管会同时 导通，产生一个窄 脉 冲 电 流 ， 由 Vdd 到GND。同时，对 负载电容充电也需 要电流。 平均功耗为：

　　6.1 信号传输延迟 数字电路的延迟由四部分组成： 门延迟 连线延迟 扇出延迟 大电容延迟

　　门延迟的定义 本征延迟 • 上升时间tr：输出信号波形从“1”电平的10%上升

　　ห้องสมุดไป่ตู้• 关于散热问题： （1）减小各级门的功耗是集成电路设计目 标之一。 （2）降低功耗会使门的延迟时间增大。 （3）目前，采用使散热均匀分布的方法来 解决由于局部功耗过大，而造成的局部 过热。

　　• 关于供电问题：功耗与Vdd的平方成正比。在进行 P/G布线时，主要考虑的约束条件是： （1）满足节点最大电压降的要求； （2）满足电迁移的要求； （3）满足供电均匀的要求。 • 近两年来，人们正在研究采用Cu来代替Al做连线μ Ω -cm，而铜的电阻率在 1.7μ Ω -cm。因此，铜代替铝可使连线设计得更细， 而不会产生过大的寄生电阻、电容。第二，还可以 改善电迁移。第三，减少电压下降。

　　逻辑门的输出端所接的输入门的个数称为电 路的扇出：Fout I out 对于电路扇出参数的主要限制是：   Iin

　　在电路设计中， 如果一个反相器的扇出为N， 即Fout=N。其驱动能力应提高N倍，才能获得 与其驱动一级门相同的延迟时间。否则它的上 升及下降时间都会下降N倍。

　　• 在计算连线延迟时，我们用最简单的RC 网络模型。考察节点Vi的时间响应：

　　3、延迟时间： 根据延迟时间的定义：td为输入信号变化 到50%Vdd时刻的时刻到输出电压变化到 50%Vdd时刻之间的时间差。但这样的延 迟 比较难以计算。